原创 by DeeZeng
FPGA 的时钟需要从专用的时钟管脚输入, 那 CLKn 作为 Single-End 时钟 pin 时是否能直接进 PLL 呢?
通过查看对应 FPGA 型号的手册, 得出以下结论
1. Cyclone V, Stratix V 的 CLKn 不能直接进 PLL, 需要走 GCLK,RCLK 之后才行
2. MAX10 ,Arria 10 的 PLL ,CLKn 可以直接进 PLL. (Arria10 的 fPLL CLKn 不能直接走, 但 XCVR bank 的一般是 差分时钟输入)
如下以部分 FPGA 系列举例
1. Cyclone V,Stratix V FPGA
如下 Cyclone V, Stratix V 手册:
The CLKn pin is not a dedicated clock input when used as a single-ended PLL clock input.
The CLKn pin can drive the PLL using the GCLK.
如果 quartus 工程中, 我们直接用 CLKn 的 pin 进 PLL
那会出现如下报错:
- (如果实际硬件已经必须用 CLKn 进 PLL 了, 可以先用 CLK_CTRL ip 让 CLKn 走 GCLK)
- 2. MAX10 ,Arria10 FPGA
MAX10 的 CLKp,CLKn 都可以 drive PLL
Arria 10 的 IOPLL 的 CLKn 可以直接进 IOPLL (both the CLKp and CLKn pins hav dedicated ...)
Arria 10 的 fPLL 的 REFCLK_GXBn 不能直接进 fPLL (不过 XCVR bank 一般也都是 差分时钟输入, 影响不大)
所以我们在设计 FPGA 或 做工程的时候需要注意下当前 FPGA 系列的 CLK 属性. 能用专用 pin 的就用专用 pin
专用 pin GCLK 等的好处, low slew rate , high fan out 等等. timing 更容易满足
来源: https://www.cnblogs.com/DeeZeng/p/11164299.html