verilog 仿真文件大概框架:
- .timescale 1ns/1ps // 但需要时间
- module xxx_tb(); // 仿真文件不需要输入和输出,
- intput clk;
- reg [width:0] xx; // 根据需求定义激励及位宽度
- initial
- begin
- #xx ...... // 用延时命令
- $stop; // 系统命令, 停止仿真
- end
- ............................ // 实例化模块;
来源: http://www.bubuko.com/infodetail-2599633.html